1 DRFM数据采集模块的设计

1．1 MAXlOlA的主要特点

ADC芯片是数据采集的核心器件，本系统中A／D转换器采用MAXIM公司的MAXlOlA，它的最高采样速率可达到500 Msps，采样精度为8 bit。本文采用两片MAXl01A交替采样，以使系统达到1 Gsps的采样速率。MAXlOlA主要特点如下：

◇具有500 MHz转换速率；
    ◇在250 MHz时的有效位为7．0位；
    ◇1．2 GHz模拟输入带宽；
    ◇误差小于±1／2LSB INL；
    ◇带50 Ω差分或单端输入；
    ◇具有±250 mV的模拟输入范围；
    ◇数据通路可双路锁存输出；

1．2 MAXl01A的原理

(1)多位转换

MAXl01A采用并行结构(即闪烁结构)进行比普通积分ADC更快的多位转换。典型的n位闪烁结构含有(2n-1)个比较器，其负输入端均匀的从基准网络阶梯电阻的底部排布到顶部，各占据一个LSB增量值。MAXl01A是一个单片双交叉并行量化的芯片，它内部具有两个独立的8位转换器，n=8时，应有255个比较器。这些转换器将结果传送给A、B两组输出端，并在输入时钟交替负边沿锁存它们。

(2)跟踪／保持

MAXlOlA内部自带的跟踪／保持放大器提升了获得有效数据位的性能，并允许在高转换速率情况下仍以较高的精度捕捉模拟数据。其内部Track／Hold电路为MAXIMA提供了两个重要的功能：一是它的4倍额定增益减少了输入差动电压的振幅，对±1．02 V基准源，输入信号为+250mV；二是提供一个差动的50 Ω输入，使MAXl01A接口应用极为方便。

(3)数据流

MAXlOlA内部的跟踪／保持放大器为ADC提供模拟输入电压的采样。而T／H放大器被同时分为两部分，分别工作在交替的时钟负边沿。输入时钟CLK应满足T／H放大器要求，同时还可回馈给A／D部分。输出时钟DCLK用于数据定时，是输入时钟CLK的2分频或10分频。

1．3 MAXlOlA的应用

(1)模拟输入范围

虽然正常工作范围为+250 mV，但对MAXl01A的每个输入端而言，其对地的输入范围实际上为±500 mV，这扩展了包括模拟信号和任何DC共模的电压的输入电平。要在差动输入模式下得到满量程的数字输出，应在AIN+和AIN-之间加+250 mv电压，也就是说，AIN+=+125 mV，AIN-=-125mV (无直流偏置)。在模拟输入端之间无电压差时，会出现中间刻度数字分驱动为-250mV，即AIN+=-125 mV，AIN-=+125 mV时，会出现零刻度数字输出代码。